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DSP+FPGA实时信号处理系统

2017-10-18 来源:我爱物联网






DSP+FPGA实时信号处理系统



RFID

  实时信号处理系统要求必须具有处理大数据量的能力,以保证系统的实时性;其次对系统的体积、功耗、稳定性等也有较严格的要求.实时信号处理算法中经常用到对图象的求和、求差运算,二维梯度运算,图象分割及区域特征提取等不同层次、不同种类的处理.其中有的运算本身结构比较简单,但是数据量大,计算速度要求高;有些处理对速度并没有特殊的要求,但计算方式和控制结构比较复杂,难以用纯硬件实现.因此,实时信号处理系统是对运算速度要求高、运算种类多的综合性信息处理系统.

  1 信号处理系统的类型与常用处理机结构

  根据信号处理系统在构成、处理能力以及计算问题到硬件结构映射方法的不同,将现代信号处理系统分为三大类:

  ·指令集结构(ISA)系统.在由各种微处理器、DSP处理器或专用指令集处理器等组成的信号处理系统中,都需要通过系统中的处理器所提供的指令系统(或微代码)来描述各种算法,并在指令部件的控制下完成对各种可计算问题的求解.

  ·硬连线结构系统.主要是指由专用集成电路(ASIC)构成的系统,其基本特征是功能固定、通常用于完成特定的算法,这种系统适合于实现功能固定和数据结构明确的计算问题.不足之处主要在于:设计周期长、成本高,且没有可编程性,可扩展性差.

  ·可重构系统.基本特征是系统中有一个或多个可重构器件(如FPGA),可重构处理器之间或可重构处理器与ISA结构处理器之间通过互连结构构成一个完整的计算系统.

  从系统信号处理系统的构成方式来看,常用的处理机结构有下面几种:单指令流单数据流(SISD)、单指令流多数据流(SIMD)、多指令流多数据流(MIMD).

  ·SISD结构通常由一个处理器和一个存贮器组成,它通过执行单一的指令流对单一的数据流进行操作,指令按顺序读取,数据在每一时刻也只能读取一个.弱点是单片处理器处理能力有限,同时,这种结构也没有发挥数据处理中的并行性潜力,所以在实时系统或高速系统中,很少采用SISD结构.

  · SIMD结构系统由一个控制器、多个处理器、多个存贮模块和一个互连网络组成.所有“活动的”处理器在同一时刻执行同一条指令,但每个处理器执行这条指令时所用的数据是从它本身的存储模块中读取的.对操作种类多的算法,当要求存取全局数据或对于不同的数据要求做不同的处理时,它是无法独立胜任的.另外,SIMD 一般都要求有较多的处理单元和极高的I/O吞吐率,如果系统中没有足够多的适合SIMD 处理的任务,采用SIMD 是不合算的.

  · MIMD结构就是通常所指的多处理机,典型的MIMD系统由多台处理机、多个存储模块和一个互连网络组成,每台处理机执行自己的指令,操作数也是各取各的.MIMD结构中每个处理器都可以单独编程,因而这种结构的可编程能力是最强的.但由于要用大量的硬件资源解决可编程问题,硬件利用率不高.

  2 DSP+ASIC结构

  随着大规模可编程器件的发展,采用DSP+ASIC结构的信号处理系统显示出了其优越性,正逐步得到重视.与通用集成电路相比,ASIC芯片具有体积小、重量轻、功耗低、可靠性高等几个方面的优势,而且在大批量应用时,可降低成本.

  现场可编程门阵列(FPGA)是在专用ASIC的基础上发展出来的,它克服了专用ASIC不够灵活的缺点.与其他中小规模集成电路相比,其优点主要在于它有很强的灵活性,即其内部的具体逻辑功能可以根据需要配置,对电路的修改和维护很方便.目前,FPGA的容量已经跨过了百万门级,使得FPGA成为解决系统级设计的重要选择方案之一.

  DSP+FPGA结构最大的特点是结构灵活,有较强的通用性,适于模块化设计,从而能够提高算法效率;同时其开发周期较短,系统易于维护和扩展,适合于实时信号处理.

  实时信号处理系统中,低层的信号预处理算法处理的数据量大,对处理速度的要求高,但运算结构相对比较简单,适于用FPGA进行硬件实现,这样能同时兼顾速度及灵活性.高层处理算法的特点是所处理的数据量较低层算法少,但算法的控制结构复杂,适于用运算速度高、寻址方式灵活、通信机制强大的DSP芯片来实现.

  3 线性流水阵列结构

  在我们的工作中,设计并实现了一种实时信号处理结构.它采用模块化设计和线性流水阵列结构(图1).

  这种线性流水阵列结构具有如下特点:

  ·接口简单.各处理单元(PU)之间采用统一的外部接口.

  ·易于扩充和维护.各个PU的内部结构完全相同,而且外部接口统一,所以系统很容易根据需要进行硬件的配置和扩充.当某个模块出现故障时,也易于更换.

  ·处理模块的规范结构能够支持多种处理模式,可以适应不同的处理算法.

  每个PU的核心由DSP芯片和可重构器件FPGA组成,另外还包括一些外围的辅助电路,如存储器、先进先出(FIFO)器件及FLASH ROM等(图2).可重构器件电路与DSP处理器相连,利用DSP处理器强大的I/O功能实现单元电路内部和各个单元之间的通信.从DSP的角度来看,可重构器件FPGA相当于它的宏功能协处理器(Co-processor).

  PU中的其他电路辅助核心电路进行工作.DSP和FPGA各自带有RAM,用于存放处理过程所需要的数据及中间结果.FLASH ROM中存储了DSP的执行程序和FPGA的配置数据.先进先出(FIFO)器件则用于实现信号处理中常用到的一些操作,如延时线、顺序存储等.

  每个PU单独做成一块PCB,各级PU之间通过插座与底板相连.底板的结构很简单,主要由几个串连的插座构成,其作用是向各个PU提供通信通道和电源供应.可以根据需要安排底板上插座的个数,组成多级线性阵列结构.这种模块化设计的突出优点在于,它使得对系统的功能扩充和维护变得非常简单.需要时,只要插上或更换PU电路板,就可以实现系统的扩展和故障的排除.每一级PU中的DSP都有通信端口与前级和后级PU电路板相连,可以很方便地控制和协调它们之间的工作.

  4 应用实例

  我们应用上述线性流水阵列结构实现了一个实时目标检测系统,该系统的任务主要是接收摄像头输出的灰度图象,经预处理、编码、直线拟合和目标识别后,输出结果到PC机显示.在这个任务中,预处理模块包括抽样、卷积和编码等步骤,属于低层的处理,其运算数据量大,但运算结构较规则,适于用FPGA进行纯硬件实现;而直线拟合及目标识别等高层图象处理算法,所处理的数据量相对较少,但要用到多种数据结构,其控制也复杂得多,我们用DSP编程来实现.

  重构处理模块采用的是Xilinx公司的XC5200系列FPGA芯片.这是一种基于SRAM的现场可编程门阵列.表1给出了XC5200 系列FPGA的一些参数.

  表1 XC5200系列FPGA的一些参数

器件XC5204XC5206XC5210XC5215逻辑单元48078412961936最大逻辑门6000100001600023000多功能块10×1214×1418×1822×22CLB120196324484触发器48078412961936I/O124148196244

  XC5200系列FPGA逻辑功能的实现由内部规则排列的逻辑单元阵列(LCA)来完成,它是FPGA的主要部分.LCA的核心是可重构逻辑块(CLB),四周是一些输入/输出块(IOB).CLB和IOB之间通过片内的布线资源相连接.LCA由配置代码驱动,CLB和IOB的具体逻辑功能及它们的互联关系由配置数据决定.整个FPGA模块的设计实现在Xilinx公司的Foundation 2.1i开发平台上完成.该系统支持设计输入、逻辑仿真、设计实现(设计综合)和时序仿真等系统开发全过程.

  在选用DSP芯片时,主要应考虑性能能否满足快速判读算法的要求,具体说就是要求选择那些指令周期短、数据吞吐率高、通信能力强、指令集功能完备的处理器,同时也要兼顾功耗和开发支持环境等因素.表2列出了一些常用微处理器的性能参数.

  我们选择的是应用广泛、性价比较高的TMS320C40芯片.它是美国TI公司推出的为满足并行处理需求的32位浮点DSP.主要特性如下:

  表2 常用微处理器对照表

  处理器类型DSP(Motorola)ADSPTMS3209600256156210202101C30C40C50字长/bit32163216323216指令周期/ns505050603325501024浮点FFT时间/ms1.042.330.962.072.361.933.42

  ·外部时钟40MHz,内部时钟20MHz,所有指令均单周期完成,处理器内部采用高度并行机制,可同时进行多达11项各类操作.

  ·两套相同的外部数据、地址总线,支持局部存储器和全局共享存储器.

  ·6个高速并行通信口,采用异步传输方式,最大速率可达20Mb/s.通过令牌传递可灵活实现数据双向传输,这种结构很适合C40之间的互连.

  ·6个DMA通道,每个通道的最大速率可达20Mb/s.DMA内部总线与CPU的地址、数据、指令总线完全分开,避开了总线使用上的瓶颈.

  从结构和功能上看,C40很适合与可重构器件互相配合起来构成高速、高精度的实时信息处理系统,并完全可以胜任图像信息的实时处理任务;此外,C40的开发系统也比较完备,支持C语言和汇编语言编程,能够方便地进行算法移植和软/硬件的协同设计.

  衡量系统的整体性能不仅要看所使用的器件和所能完成的功能,还要看器件之间采用怎样的互连结构.XC5200可以完成模块级的任务,起到DSP的协处理器的作用.它的可编程性使它既具有专用集成电路的速度,又具有很高的灵活性.C40内部结构的主要优势是:所有指令的执行时间都是单周期,指令采用流水线,内部的数据、地址、指令及DMA总线分开,有较多的寄存器.这些特征使它有较高的处理速度.FPGA具有硬件的高速性,而C40具有软件的灵活性,从器件上考察,能够满足处理复杂算法的要求.同时,C40的6个通信口和6个DMA通道使其能够在不被中断的情况下比较从容地应付与外界大量的数据交换.

  从PU内部互连来看,C40使用了专用的通信口完成与FPGA的互连,能够保证在任何情况下FPGA与C40的数据通道的畅通.另外,FPGA和C40各自都有输入端口,使得系统的处理结构多样化.比如,FPGA可以作为处理流程中的一个模块,独立完成某项功能,也可以作为C40的协处理器,通过C40的调用来完成特定的子函数.底板将互连性延伸到PU之间,使得多个电路板能够组成多处理机系统.前级的C40既可以与下一级的C40通信,也可以将数据发送到下一级的FPGA.

  综上所述,本文提出的基于DSP+FPGA的线性流水阵列结构,为设计中如何处理软硬件的关系提供了一个较好的解决方案.同时,该系统具有灵活的处理结构,对不同结构的算法都有较强的适应能力,尤其适合实时信号处理任务.



一种纸币识别系统的设计



  纸币清分是银行的一项重要业务。 目前,国内很多银行使用的纸币清分机都是由国外进口的,价格昂贵。国产纸币清分机很少,而且功能都很有限,很难满足高速实时性的要求,尤其是能够用图像处理的方法来识别纸币的纸币清分机还刚刚起步。

  为此,设计了一种纸币识别系统。该系统以DSP为核心处理器,结合图像传感器CCD和复杂可编程逻辑器件CPLD,并辅以高性能的模/数转换器AD9200,进行纸币图像的采集、处理。该系统主要针对人民币第四版和第五版的5元、10元、20元、50元、100元九种纸币进行识别,利用数字图像处理技术和改进的自组织映射神经网络(SOFM)提取纸币图像的长度、宽度、方向块特征,区分纸币的面值、正反面与正反向。最终完成的系统能达到较高的识别速度和识别率。

  1 硬件设计

  识别系统的总体硬件结构如图1所示。人民币的图像首先通过传感器CCD扫描后得到光电转换信号,并经过AMP的三倍放大;然后将放大的模拟信号经过模数转换器AD9200转换成为标准的数字信号,送入到CPLD缓存;最后通过EDMA通道输入到DSP的RAM中,在DSP中进行图像的处理和识别。整个系统的信号逻辑时序由CPLD来控制。 另外,还有一些辅助环节,如纸币输入输出装置、用户检测装置、复位装置等。

  图1 识别系统的总体硬件结构框图

  纸币图像的采集由CCD与A/D转换器组成。本系统采用线阵型CCD[1],它的采样速度较快、电路设计比较简单、体积小、时序也易于实现。根据系统对采集速度的要求,设置横向分辨率为4像素/毫米,共采集800个像素点;纵向的分辨率为1像素 /毫米。每张图像的高度不超过76毫米,两张纸币之间还有一定的间隔,实际采集100列。这样,每张图像的像素为800×100。纸币的进入与离开的判断使用红外线光电管检测。

  人民币的图像经过采集和A/D转换后,暂存入CPLD芯片XC95144中,然后由DSP通过EDMA通道直接传输。整个采集和存储过程的时序信号是由XC95144产生的。CPLD需要编程实现的内部结构如图2所示。其中,ADCLK信号是发送给AD9200的时钟信号,SP、CP信号传送给CCD的移位寄存器作为启动脉冲和采样时钟脉冲。

  图像的识别部分由数字信号处理器DSP[2]及相应的外围电路构成,其结构如图3所示。数字信号处理器DSP选用TI公司生产的TMS320C6711GFN150芯片,主频为150MHz。扫描采集到的纸币图像数据Data经EDMA存入静态存储器SRAM中,DSP对已存入SRAM的数据作一系列的识别算法运算,并将最终结果通过DSP的McBSP1口输出。

  图2 CPLD的内部结构图

  图3 DSP及相应的外围电路的结构图

  2识别方法

  2.1图像的定位与面值的识别

  定位图像包括两个方面:图像边界及中心点的确定和图像倾斜度的校正。求取图像边界中心点的方法,采用自整个扫描的图像边界向内选取,确定纸币图像边界上的少数点,再对这些点进行直线拟合,从而确定纸币的四个边界。四个边界中心点的连线的交点即为图像的中心点。纸币图像的边界与扫描采集的图像的边界的夹角就是倾斜角。规定倾斜角超过17°地纸币,作为不可识别类。

  确定了纸币图像的边界、中心点和倾斜角后,纸币的长度和宽度就能准确地计算出来。对于长宽差异小的人民币(比如4版5元与5版50元),则提取图像的区域特征加以区分比较,判别面值。

  2.2 图像面向的识别

  纸币正反面与正反向的识别在以往的纸币清分机系统中采用人工提取特征的识别方法,试验周期长,不具有适应性与系统性。本文采用自组织特征映射神经网络的方法,自动寻找纸币图像的特征分布,加以识别。

  本系统的SOFM网络输入层为72个节点,输出层为4个节点。输入的是纸币图像的72维方向块特征数据向量,计算输出的是正面正向、正面倒向、反面正向、反面倒向四种面向标志。其中,获得方向块特征向量数据的方法是将纸币图像划分为72个块,对每个块按步长为4个像素取值作灰度平均,将灰度均值作为方向块的特征数据。本系统SOFM网络具体算法如下:

  a. 对所有输入节点到输出节点的连接权值赋以初始化值,初始化学习系数α=0.5。

  b. 对第m类币种网络输入样本数据Xm=[x1,x2,…,x72],m=1,2,…,9。

  c. 计算输入Xm与所有输出节点连接权值Wj的距离:

  d. 选择具有最小距离的节点j*作为获胜节点:dj*=min{dj}。

  e. 调整输出节点j*与输入节点的连接权值和学习系数α:

  式中,n为第m类币种样本数据个数。

  f. 若第m类币种还有训练样本数据,转到 b;否则,转到g。

  g. 若m≥9,训练结束;否则,转入第m+1类币种训练。

  本系统是将需要识别的第四版与第五版人民币共九种主币分为九类处理的,所以对于每一类币种网络输出只存在四种面向标志相互竞争。根据这一点,可以改进算法:先将四个输出节点对应好四种面向标志,然后从同一个类纸币样本中选择每个面向的特征数据作为该面向的对应输出节点到输入节点的连接权值的初始值。

  3 实验与总结

  在实验中,共使用1800张人民币训练识别网络,每一类人民币200张,算上每张人民币的四个面向,可认为每一类纸币的训练样本为800个。另外,每一类人民币取400张做测试,共3600张,可认为测试样本是14400个。其中,表1为实验测试数据(未含不识别类处理)。不识别类主要是由倾斜角超过引起的,在实验中将它重新测试,直至识别出。

  表1 实验测试数据

面值正面正向正面倒向反面正向反面倒向 四版5元400399399399399 四版10元400400400400400 四版50元400400400400400 四版100元400400400400400 五版5元400397396396397 五版10元400400400400400 五版20元400398398399398 五版50元400400400400400 五版100元400400400399400 识别率100%99.82%

   实验结果表明,本系统对纸币面值的识别率达100%,对面向的识别率达99.82%。纸币识别的速率达650张/分,满足了高速实时性。对0.18%的误差率作了研究,发现主要是由纸币的残缺引起的,它使纸币的长宽检测不准,或者破坏了图像的特征方向块分布。今后的工作将着重研究纸币残缺的识别。

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用TMS320 DSP和FPGA实现电能质量监测



内容摘要:提出用TMS320LF2407和FPGA实现电能监测的一种方案,阐述各模块的设计和实现方法,本方案中,FPGA用于采样16路交流信号并进行64次谐波分析;DSP和于电力参数的计算。为了提高其通用性,还用FPGA设计了与外界通信的并口、串口模块,并实现了同TMS320LF2407的并行和串行通信。

  随着人们对电能质量要求的日益提高,如何保证电能质量就成为一个热门话题。电能质量监测的一项主要内容是谐波检测,即对多路模拟信号进行采集并进行谐波分析。本系统对16路50Hz模块信号进行采样并进行64次谐波分析。如果仅仅依靠一个MCU(单片机或控制型DSP)来进行处理,往往达不到实时性要求,所以采用DSP和FPGA相结合的方法。利用DSP对电力参数进行计算,利用FPGA进行谐波分析。

  系统主要包括数据采集电路、ADC模块、FPGA模块、DSP模块及上位机显示模块,其结构如图1所示。

  1 数据采集电路和ADC模块

  对经过互感器调理成-3.3~+3.3V(ADC测量的最大量程)的信号进行采样。根据香农抽样定理,对最高频率fc的连续信号进行抽样,须保留其全部内容。抽样频率fs满足条件为:fs≥2fc。如图1系统框图所示,本系统中,ADC采用的是MAX125,其单通道的转换时间为3μs。若利用内部的采样保持器,可以同时采样4路信号,转换时间为12μs。为了同时采集已经过调理的16路模拟信号,必须对其进行采样/保持。在前向通道使用16路采样/保持器(SMP04),再使用多路开关(MAX306)依次选择这16路信号,输入到MAX125的一个通道(CH1A),并由FPGA发出转换信号CONVST。待转换结束,MAX125发出INT中断,通知FPGA读取转换结果。总之,由FPGA中的ADC控制模块完成对MAX125、MAX306及SMP04的控制以及对MAX125信号的中断响应。

  2 FPGA模块

  FPGA模块主要完成通信、数据采集、ADC模块的数据读取、保存及底层的信号预处理计算——谐波分析。FPGA工作流程如图2所示。其子模块有:ADC控制模块、ADC采样数据保存区、FFT工作RAM、FFT运算结果保存区、开方修改正表、开方运算单元、谐波系数存放区以及串行、并行通信控制模块。

  (1)ADC控制模块

  图3所示ADC控制模块除了完成对MAX125、MAX306及SMP04的控制外,还要响应MAX125的中断(INT)来读取转换结果,并将其保存到ADC采样数据保存区。如图3所示,为了更准确地产生控制时序,对系统的采样周期及相位的锁定都采取了相应的处理。待采样信号先经过方波转换电路,将其转换成0~+3.3V的方波信号,再经过FPGA中的数字锁相环模块,根据外部时钟和计数器测量出其周期,作为下一个待采样信号的采样周期。这样就减小了由于待采样信号频率的漂移而带来的采样周期的误差。本系统采用的数字锁相环在FPGA中实现,其具体的性能为:锁相环的捕捉带Δfmax=12.5Hz,锁相频率为50Hz±12.5Hz=37.5~62.5Hz,随后产生的采样周期Ts能够满足实际应用的要求。同时,根据多路开关信号和计数器,产生ADC采样数据保存区地址,保存来自MAX125的14位数字量。

  (2)谐波分析模块

  本系统中,采用快速傅里叶变换(FFT)进行谐波分析,主要因为FFT使N点DFT的乘法计算由N2次减少到(N/2)log2N次。由FFT工作流程图可知,本系统在分析64次谐波时,整个运算分6级。在第一级蝶形运算中,蝶形运算单元根据算法控制模块的控制信号,从ADC采样数据保存区取出原始数据,从旋转因子ROM中取出旋转因子,进行FFT的第一级蝶形运算,并将结果存入FFT工作RAM。在以后的各级蝶形运算中,蝶形运算单元从FFT工作RAM中取出间数据,从旋转因子ROM中取出旋转因子,进行运算,直至第六级蝶形运算结束,并将结果存放到运算结果保存区,以便进行各次谐波系数计算。

  在进行FPGA设计中,为了节省器件的内部资源,其计算内核采用复用技术进行设计,其基本原理如图4所示。

  在FFT运算中,一个蝶形运算单元和一组工作RAM被重复使用,其中最重要的是FFT工作控制逻辑的实现。它主要完成从ADC采样数据保存区取出数据、向FFT工作RAM中写入和读取数据以及向FFT结果存放区存放结果等工作。

  根据FFT运算的结果z=dinr+jdini,计算各次谐波的系数(其中,dinr为结果的实路,dini为结果的虚部,。在进行开方运算时,若设计64M×13位长度的存储器进行查表计算,对于现有的可编程逻辑器件来说是很难实现的。因此,本次设计中采用了修正查表算法:将待开方的数据z=(dinr2+dini2)左移m次(m为偶数),直到其最高两位不全为0,此时z变为z1;取z1的高8位来查表(此时表长为2 8=256个字)得到t1;使用牛顿一次迭代公式t=(t1+z1/t1)/2,对t1进行修正得到t;最后将t右移m/2次,得到开方结果。实验证明,上述修正后的查表法误差在允许的范围内,对本系统来说是可行的。

  在软件方面,为了提高芯片的性能及资源利用率,采用Quartus II 2.0t Synplify7.1。在Synplify中使用有效的代码,采取流水线设计、优化组合逻辑及减少逻辑延时等措施来提高整体性能,还进行了多个文件的分块设计,然后将这些文件映射到顶层文件进行综合,并运行VHDL或者Verilog HDL对单个文件编写、信真和优化。在用到组合逻辑时,Synplify会尽量避免锁存器的出现,节省逻辑单元。对于ACEX系列的芯片,它还支持寄存器配平技术、流水线操作、复制逻辑模块及使用LPM函数等技术来提高其整体性能。Synplify和其它结合软件一样,编译后生成的电子设计交换格式文件(EDIF)可以在MAX+PLUS II或Quartus II 2.0中进行编译、分别引脚和其它优化处理。因此,采用Quartus II 2.0和Synplify7.1相结合,对FPGA进行设计、优化及综合,不仅能提高系统性能,还能提高芯片资源的利用率。

  (3)通信接口模块

  为了灵活地与外界系统进行连接,FPGA提供了并行通信和串行通信两种形式。并行通信可以直接和DSP连接组成电力监测和控制系统;串行通信不仅可以方便地和DSP连接,不可以和不具备谐波分析功能的系统组成更加完善的电力监测系统。

  以于并行通信,如系统框图所示,根据规划好的LF2407扩展I/O空间,由LF2407的高位地址线的逻辑组合来产生FPGA选片信号,低位地址线向LF2407输出要访问数据的地址,在IS引脚的下降沿,FPGA中的数据传输到LF2407的数据总线。值得注意的是,在编写FPGA的并行通信模块时,除了编写相应的控制程序以外,还要利用LF2407的IS引脚来选通FPGA的三态总线进行数据输出,这样可以避免FPGA与LF2407的数据接口影响LF2407的工作。

  如果利用FPGA进行串行通信,则可以完善已有的电力监测系统。为了使其能和现有的设备更好的进行连接,还设计了TMS320LF2407和FPGA之间的串行通信。本系统中,LF2407包含了可以直接利用RS232通信的串行通信接口(SCI)模块,所以对FPGA编写串行通信接口模块时,要保证和LF2407相同的通信格式。本系统在实际设计中采用的通信格式为:1个起始位,8个数据位,1个奇/校验位,1个停止位。TMS320LF2407的串口通讯电路如图5所示。

  FPGA的UART模块中,确定相同通信格式的同时,还要确定相同的波特率,并根据波特率产生发送、接收时钟。对于数据的发送,FPGA监测txrdy(发送就绪)信号。如果txrdy=“1”,就从待发送数据区中取出数据写入UART的数据总线,随后产生一位起始位。然后,利用发送时钟触发移位寄存器,将待发送数据送到内部寄存器,将数据依次送到发送端(TX)。最后,根据发送数据的“1”的个数,加上校验位和停止位,就实现了数据的串行发送。

  FPGA的监测单元监测到RX的下降沿,则启动接收单元。在采样时钟的上升沿对接收信号进行采样,高电平为“1”,低电平为“0”。然后通过移位寄存器,将串行数据转换成并行的8位数据,完成数据的接收。

  3 DSP模块

  根据算法的分配,高层的信号处理量小,但控制结构复杂,适合用处理速度较快的DSP来处理。本系统中,DSP主要是根据FPGA中模拟量的采样结果和运算结果,计算电力参数以及发出相应的控制信号。如有必要,还可以用液晶来显示结果。

  对于LF2407和FPGA的并行通信,使用LF2407的扩展I/O来读取FPGA中ADC采样数据保存区和各次谐波系数放区中数据。LF2407可以直接使用IN和OUT指令对FPGA进行读写。

  对于串行通信,LF2407向FPGA发送数据。只要查询SCICTL2的7号位,来判断发送器是否为高。如果为空,LF2407就可以向FPGA发送数据(命令),控制FPGA的运行。同样,LF2407采用中断方式接收从FPGA发送来的数据。LF2407接收中断的向量地址为INT1(0002H),外围中断向量为0006H。

  4 总结

  本系统已完成实验室样机制作与调试,证明设计正确,可以完成对电力质量进行监测的任务。在电力监测系统中,通过FPGA和DSP相结合,可使测量更灵活、控制更方便。本系统有选择地进行并行通信或串行通信,使设计更加灵活多变,有利于系统的扩展,方便与其它电力测控系统直接相边,而且适于模块化设计,提高算法效率,缩短开发周期。

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“智慧水务”是水务信息化发展的高级阶段,是数字经济环境下,传统水务企业转变发展方式、实现科学发展的必经之路。将云计算、物联网、大数据、移动互联网等新一代信